Das RRZE beeindruckte auf der „33rd Annual IEEE International Computer Software and Applications Conference“ mit einem Beitrag über einen neuartigen Parallelisierungsansatz im Hochleistungsrechnen.

Vom 20. bis 24. Juli 2009 hatte die IEEE Computer Society zur „33rd Annual IEEE International Computer Software and Applications Conference“ (COMPSAC) nach Seattle geladen und wie in jedem Jahr zahlreiche Beiträge erhalten. Da die Veranstalter für ihre niedrige Akzeptanzrate bekannt sind (wieder wurden weniger als 20 Prozent der eingereichten Beiträge ausgewählt), war es für die HPC Gruppe des RRZE bereits ein Erfolg, dass sie zum Vortrag gebeten wurde. Das ausgezeichnete Paper von Dr. Gerhard Wellein mit dem Titel „Efficient temporal blocking for stencil computations by multicore-aware wavefront parallelization“ ist in Kooperation mit Prof. Fehske von der Universität Greifswald entstanden.

In dem Beitrag stellen die Autoren einen innovativen Parallelisierungsansatz für den breiten Bereich der iterativen Löser mit regulären Datenzugriffsmustern vor. Dieser ist auf die neuen Möglichkeiten moderner Mehrkernprozessoren zugeschnitten und nutzt explizit deren schnellen gemeinsamen Cache aus. Gegenüber bekannten parallelen Verfahren, welche die Multi-Core Eigenschaften vollkommen ignorieren, konnte das neue Verfahren bei ausgewählten Problemstellungen eine deutliche Leistungssteigerung erzielen.

Die grundlegende Idee des Parallelisierungsansatzes klingt technisch kompliziert, ist aber recht einfach: Rechenkerne, die auf einem Multi-Core Prozessor mit gemeinsamen Cache arbeiten, führen aufeinanderfolgende Iterationen auf dem gleichen Datensatz aus. Die Rechenvorschriften werden zudem so verschränkt, dass deren räumliche Abhängigkeiten erhalten bleiben und damit seriell abgearbeitet werden können.

Die Grafik zeigt das Prinzip schematisch am Beispiel eines Dual-Core Prozessors:

Mit dem neuen Parallelisierungsansatz kann die Rechenleistung von iterativen Lösern mit regulärem Datenzugriffsmuster deutlich gesteigert werden, ohne an Rechengenauigkeit einzubüßen. In mehreren Tests konnte beispielsweise die Performanz eines modernen Quad- oder Hexa-Core Prozessors um den Faktor 1.5 bis 3 gesteigert werden. Der neue Parallelisierungsansatz erfordert übrigens nur geringe Modifikationen im Code selbst. Ein weiterer Vorteil des Verfahrens liegt darin, dass der Speicherverbrauch der iterativen Verfahren nahezu halbiert werden kann.

Kontakt

Dr. Gerhard Wellein
Regionales Rechenzentrum Erlangen (RRZE)
Martensstraße 1
91058 Erlangen
E-Mail: Gerhard.Wellein@rrze.uni-erlangen.de
Telefon: 09131 / 85-28136
http://www.rrze.uni-erlangen.de/hpc